雨巷
下载贤集网APP入驻自媒体
正在设计一个闭环增益为 2 的两级放大器，以 1.6Vpp 差分输出摆幅驱动 ADC。负载由RC滤波器和ADC输入阻抗组成，总体为45欧姆电阻负载与3pF电容并联。 主要目标是在 650MHz 带宽内实现高线性度。我的目标是 BW 内 SFDR>=66dB。 据我所知，我的缓冲区的线性度主要由三个因素决定： 1. 环路增益。如果环路增益足够高，缓冲器内的信号摆动可以被负反馈网络抑制。 2. 输入对线性度。应通过高过驱动电压 Vod 进行偏置，以实现线性 id/vgs（或恒定 gm）。 3. 每个晶体管的Vod > Vdsat。使每个设备都工作在饱和区。 4. 相位裕度。如果PM太小，电路可能会出现稳定性问题。 根据上述内容，如果电路正确偏置，我们可以说在较高频率下，线性度会降低，因为环路增益在极点频率之后下降。所以我相信当我们增加工作频率时，SFDR 将单调下降。 我的问题是，当我在 cadence spectre 中使用 PSS 模拟 SFDR 时，我发现 SFDR 会下降、弹出，然后以高频率下降。谁能解释一下这个吗？或者还有其他原因会影响我的 SFDR？
