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棘手难题求指教！测试模块的漏电流，输入为三相电，拓扑为维也纳＋全桥LLC，在地线串进一个万用表测试模块的漏电流，待机漏电流为4.2mA，带载就变大为20多了。想请教下前辈：为什么带载条件下漏电流会变大？还有怎么减小漏电流？
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江布拉克
