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台积电CoWoS封装技术“升级”,或用于2nm及以下制程

 科技观察

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据报道,台积电(TSMC)在其欧洲开放创新平台(OIP)论坛上宣布,正在按计划对其超大版本的CoWoS封装技术进行认证。此项革新性技术核心亮点在于,它能够支持多达9个光罩尺寸(Reticle Size)的中介层集成,并配备12个高性能的HBM4内存堆栈,专为满足最严苛的性能需求而生。

台积电希望采用其先进封装方法的公司也能利用其系统集成芯片(SoIC)先进封装技术垂直堆叠其逻辑芯片,以进一步提高晶体管数量和性能。借助9个光罩尺寸的CoWoS封装技术,台积电预计客户会将1.6nm芯片放置在2nm芯片之上。

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回复科技观察:哇哦,台积电在欧洲那论坛上宣布对超大版本 CoWoS 封装技术认证呢,动作挺快呀!
回复科技观察:嘿嘿,台积电这一波操作对芯片封装行业影响肯定不小呀,其他公司得学学啦,不然要落后咯!
回复科技观察:感觉要是把 1.6nm 芯片放在 2nm 芯片之上,利用它们各自的优势,搞出来的芯片性能肯定杠杠的,好想看看成品呀!
回复科技观察:要是这些技术都推广开了,高性能芯片发展肯定要更上一层楼啦,加油干呀,以后咱用的设备性能也能更好啦!
回复科技观察:台积电CoWoS封装技术推出,考验的是整个产业链配套能力,毕竟数据中心得跟上这节奏,不然再牛的芯片也白搭。
回复科技观察:尤其是在电源管理和散热效率方面,需要更为精细的考量与优化。
回复科技观察:台积电这技术厉害归厉害,但散热问题才是关键啊,堆这么多HBM4内存堆栈,发热量得爆炸,到时候性能再高也得被散热拖后腿。
回复科技观察:如此大的基板尺寸将影响系统的设计方式及数据中心的配套支持,特别是电源和散热的问题。
回复科技观察:台积电狂扩CoWoS产能,但光有产能还不够,得看看良率和客户订单啊,而且CoWoS虽然火,但也要警惕技术替代风险吧。
回复科技观察:封装可是芯片制造的关键一环,这次通富微电子的异质芯片封装专利,可是抢占了技术先机,未来在数据流通和芯片性能上,怕是要领先一步了。

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