采用一种技术降低CT Z-Δ ADC中的抖动灵敏度，可考虑优化SC DAC的设计。调整电容匹配和电流源，通过仿真验证在降低抖动灵敏度的同时保持ADC性能。
雨巷
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使用一种技术来降低 CT Σ-Δ ADC 中的抖动灵敏度。如图所示，SC DAC 用于反馈。 选择这种方法要付出什么代价？ 问题是，SC 电路对积分器的瞬时冲击可能是限制线性度的问题。 请帮忙谢谢？
