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求助各位关于Verilog当中模块例化、端口与引脚 的问题。我在刷HDLbits的时候做到了这道题 答案给的是定义了wire型的信号，并借这个来进行端口连接。而我的疑问在于： 1.模块例化时，如果采用按名字的方式进行例化，那么：点号后面写的是端口，括号里面写的是外部信号，这种说法正确吗？ 2.端口和信号应该是不同的吧？那top_module当中列出的列表是端口还是信号？ 3.wire,reg都是描述信号的类型而非端口的类型？ 4.assign a = b 当中的a和b都是信号？端口是不是不能写在运算式当中？ 5.同题组的题目当中还有一道这个： （1）这道题在写的时候，就可以直接写.in1(a)，为什么？是因为in1是端口而a是信号吗？ （2）所以说，a，b等，都不是topmodule露在外面的引脚，而是外界传入的信号？ （3）也就是说，想串联两个端口，必须要定义他们之间的信号？ 6.产生上述疑惑后，我更加晕头转向：到底哪些东西是端口，那些东西是信号？ 可能问题有点多，求各位解答，谢谢啦！
